modelsim(HDL语言仿真软件)下载-modelsim(HDL语言仿真软件) v10.5a 中文版下载-趣味下载

modelsim免费版这个行业非常优秀HDL语言仿真器，全面支持UNIX(包括64位)，Linux和Windows平台，是作FPGA/ASIC设计的RTL采用直接优化的编译技术，是级和门级电路仿真的首选Tcl/Tk技术，和单核模拟技术，编译模拟速度快，编译代码与平台无关，提供最友好的调试环境，可以为用户提供全面的改进和高性能验证功能，除了个性化的图形界面和用户界面，为用户加快错误提供强有力的手段FPGA/ASIC模拟软件是设计的首选，有这方面需求的用户可以在这里下载使用。

modelsim(HDL语言仿真软件)

modelsim中文软件介绍：

SE版和OEM版本在功能和性能上有很大的差异，比如模拟速度问题，大家都关心Xilinx公司提供的OEM版本ModelSim XE例如，代码少于4万行的设计，ModelSim SE 比ModelSim XE快10倍；代码超过4万行的设计，ModelSim SE要比ModelSim XE快近40倍。

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有se、de、pe等多个版本，对应Altera和Xilinx还有对应的OEM版本，所有版本功能最强最快se，反正要免费，自然要装最强版，和Altera网站上的modelsim区别在于，se我们需要编译相应的库的版本，所以Altera和Xilinx的都是自带对应的库无需编译的，像我这样同时装了Quartus II和ISE是的，自然编译更方便。

modelsim中文软件优势：

左键鼠标，拖动书写；左键松开后结束；

统一的混合语言模拟引擎易于使用和性能

支持 Verilog，SystemVerilog进行设计，VHDL和SystemC，有效验证复杂的设计环境

高级代码覆盖和分析工具可以快速覆盖

我nteractive和Post-SIM两种可用的卡调试，因此相同的调试环境

枚举通知和回调

统一覆盖数据库，具有完整的交互式和HTML报告和处理功能可以在整个项目中理解和调试

加上HDL Designer和HDL作为项目管理和可视化功能的作者

手柄模式

分支覆盖:影响HDL执行控制流的表达式和case语句

表达覆盖:与条件覆盖相同，但覆盖并行信号分配而不是分支决定

重点表达覆盖:以确定覆盖结果中表达式的每个独立输入来表达覆盖数据

状态机覆盖：国家和国家过渡覆盖

modelsim中文软件特点：

· RTL门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；

· 源代码模板及助理，项目管理；

· 集成了性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual 、Memory窗口、Assertion显示信号值、信号条件断点等多种调试功能的窗口、源代码窗口；

· 支持SystemVerilog设计功能；

· 可以单独或同时行为(behavioral)、RTL级、和门级(gate-level)的代码。

modelsim中文软件亮点：

高级代码覆盖率

ModelSim高级代码覆盖功能和易用性降低了使用这种宝贵验证资源的障碍。

ModelSim高级代码覆盖功能为系统验证提供了有价值的指标。统一覆盖数据库存储所有覆盖信息(UCDB)在中间，该数据库用于收集和管理高效数据库中的所有覆盖信息。可以使用实用程序来分析代码覆盖率数据的覆盖率，如合并和测试排名。覆盖结果可以交互查看，模拟或多次模拟操作合并后查看。代码覆盖测量可以根据实例或设计单位进行报告，以提供管理覆盖数据的灵活性。

支持的覆盖类型包括：

声明报道

运行期间执行的句数

分行报道

条件覆盖

表达范围

与条件相同，但涵盖并发信号分配而不是分支决策

注重表达

表达覆盖率数据以确定覆盖结果的表达式呈现

切换覆盖范围增强

在默认模式下，计数从低到高和从高到低的转换;在扩展模式下，计算与X的转换

州和州的过渡覆盖范围

混合HDL仿真

有效的调试环境

ModelSim发现设计缺陷的过程通过智能设计的调试环境简化。ModelSim为了分析和调试所有语言，调试环境有效地显示设计数据。

ModelSim许多调试和分析功能可用于保存结果的模拟和实时模拟操作。coverage查看器使用代码覆盖率结果分析和注释源代码，包括FSM状态与转换、句子、表达式、分支与切换覆盖率。

竞争条件、增量和事件活动可以在列表和波形窗口中进行分析。用户定义的枚举值可以很容易地定义，以便更快地理解模拟结果。为了提高调试效率，ModelSim还具有图形和文本数据流功能。

ModelSim与Mentor旗舰模拟器Questa®共享一个共同的前端和用户界面。这使得客户很容易升级到Questa，因为他们需要更高的性能，并支持先进的验证功能。

Modelsim主要特点RTL门级优化，本地编译结构，编译仿真速度快，跨平台跨版本仿真；

单内核VHDL和Verilog混合仿真;

源代码模板和助手，项目管理；

集成性能分析、波形比较、代码覆盖、数据流ChaseX、Signal Spy、虚拟对象Virtual 、Memory窗口、Assertion显示信号值、信号条件断点等多种调试功能的窗口、源代码窗口；

对SystemC的直接支持，和HDL任意混合;

支持SystemVerilog设计功能；

最全面的支持系统级描述语言，SystemVerilog，SystemC，PSL;

ASIC Sign off。

行为可以单独或同时进行(behavioral)、RTL级、和门级(gate-level)的代码。

modelsim中文软件内容：

ModelSim GUI为项目和文件管理提供高效的设计调试和分析功能。

存储窗口储器可以直观、灵活地查看和调试存储器。VHDL和Verilog内存是从源中自动提取的GUI查看，提供强大的搜索、填充、编辑、加载和保存功能。内存窗口支持从文件或使用恒定、随机和计算值预加载内存，从而节省了仅加载内存来初始化测试平台部分的耗时步骤。所有功能都可以通过命令行使用，以便在脚本中使用。

ModelSim提供高性能全功能波形窗口。Wave窗口提供了用来标记有趣的时间点和测量光标之间的时间距离的光标。波形窗口的内容可以通过强大的虚拟信号定义和分组灵活地设置格式。

ModelSim提供独特的WLF管理实用程序(又名)WLFMAN)，允许处理实用程序WLF结果文件。这样你就可以指定要记录它WLF文件的信息量，并允许您根据信号或时间对现有WLF子集化文件。

WLFMAN可有效管理磁盘空间，提高模拟后调试效率。

源窗模板和导向

使用VHDL和Verilog您可以快速开发模板和导向HDL代码，而不是记住确切的语言语法。只需单击鼠标即可使用所有语言结构。易于使用的导游将引导您逐渐完成更复杂的内容HDL创建块。导游显示了如何创建可参数逻辑块、测试台激励和设计对象。源代码窗口模板和导游通过节省时间和快速方式使新手和先进HDL开发人员受益。

专案经理

项目管理器大大降低了组织文件和数据库所需的时间。在编译和模拟过程中，项目管理器将存储每个项目的唯一设置，以便您可以从上次中断的地方重新启动模拟器。模拟属性允许您轻松地使用预先配置的参数进行模拟。

代码覆盖率可以衡量设计验证的完整性。ModelSim支持句子、表达式、条件、切换和FSM覆盖范围。代码覆盖率指标从HDL源自动获得。由于创建了许多可配置和可重复使用的设计模块，并非所有指标都很有价值，因此可以使用浏览器中指定的源代码实用程序和排除项来灵活管理代码覆盖指标。

验证基于断言

ModelSim基于标准和断言的验证提供了全面的(ABV)可选择解决方案SystemVerilog断言(SVA)，属性规范语言(PSL)或两者。

具有成本效益的强大模拟

解决方案ModelSim提供强大的仿真解决方案，非常适合验证中小型FPGA特别是具有复杂任务关键功能的设计。